預測2040 年晶圓廠工藝
到 2030 年，半導體在更多市場的大規模擴散以及這些市場中的更多應用預計將推動該行業的價值超過 1 萬億美元。但在接下來的 17 年里，半導體的影響力將遠遠超出這個數字，改變人們的工作方式、溝通方式以及衡量和監測健康和福祉的方式。
芯片將成為賦能引擎，這需要對新技術、材料和制造工藝進行大量投資，從領先節點到可以以新方式利用的成熟工藝。但是如何繼續構建它們將需要對每個制造和包裝過程進行實質性改變?？偟膩碚f，這些創新分為四個不同的領域：
使圖案化更具成本效益；
通過新材料和混合鍵合實現更快的互連；
在運行測試晶圓之前更好地建模以模擬流程和系統；
為更小、更便宜、更快的電子產品有效集成不同的芯片功能。
縮放只是這個難題的一部分，但卻是一個關鍵問題?！叭绻憧匆幌屡_積電、英特爾、IBM 支持的三星和 imec 的路線圖，他們都是摩爾定律的超級擁護者，從 5nm 到 3nm 再到 2nm 有兩年的進展。從每單位體積而不是單位面積的角度來看，你可以說，是的，我們仍然遵循摩爾定律，”行業分析師迪恩·弗里曼 (Dean Freeman) 說。但是還有別的路子。
人工智能和機器學習出現在從智能門鎖到汽車輔助駕駛的各個領域中，這對計算能力產生了永無止境的需求。imec CMOS 技術高級副總裁 Sri Samavedam 表示：“隨著訓練模型越來越復雜，參數達到數十億到數萬億，計算需求每 3.5 個月翻一番，這可比摩爾定律快得多?！?/span>
處理所有這些數據只是計算的一部分。還需要更密集和更緊密集成的存儲器、邏輯芯片、射頻、功率半導體以及用于汽車、計算和數據存儲以及無線的傳感器。據麥肯錫稱，到 2030 年，這些技術將占所有行業增長的 70%。
所有這些都需要更多的數據吞吐量，這反過來又需要芯片之間更快的吞吐量。混合鍵合已經在生產中使用圖像傳感器的晶圓對晶圓鍵合，并且很快將在閃存和HBM中實施，這對于實現這些異質組合至關重要。它還可能產生新的選擇，以獲得更強大但更具成本效益的解決方案。“隨著 SRAM 擴展速度急劇放緩，在最先進的節點中構建大型緩存沒有意義，”Samavedam 說。在這種情況下，在已建立的節點制造 SRAM，并使用芯片到晶圓混合鍵合將其鍵合到前沿處理器，可能被證明是最具成本效益的。
這種更智能、更高效計算的趨勢也正在改變晶圓廠和工藝工具的運作方式。實際上，制造機器的機器需要變得更智能。Lam Research產品營銷高級總監 Barrett Finch 表示：“數據也越來越成為制造過程中的關鍵資產?！薄耙粋€例子是我們的數據分析平臺，它將數據智能與先進的等離子蝕刻功能結合在一起，以提供先進的均勻性和蝕刻輪廓控制，從而最大限度地提高產量并降低晶圓成本?！?/span>
設備公司也在針對特定的細分市場進行創新。例如，在 3D NAND 閃存中，層數不斷增加，未來需要采用多個堆疊層，最終創建堆疊設備的垂直串。這些需求需要不斷改進，從蝕刻工藝到具有更小尺寸和更高縱橫比的工藝結構。
“當然，由于多層堆疊產生的應力和高階失真，圖案化也變得越來越困難，特別是在層與層之間以及線與線之間的對齊方面，” TEL技術兼技術總監Robert Clark說。
此外，該行業的運作方式也發生了變化。芯片制造商曾經在一系列節點上制造不同的芯片并進行營銷，而現在整個電子生態系統需要協同工作。“為了將異構小芯片集成到一個通用封裝中，我們確保從材料選擇到設計到設備架構、集成和封裝的一切都針對最終終端應用進行了優化——我們稱之為全堆棧方法。這意味著生態系統中的多個參與者必須共同努力，” MITRE Engenuity首席技術專家兼半導體聯盟執行董事 Raj Jammy 說。
但最大的轉變是由于先進封裝方法作為設備性能的主要驅動力而發生的。盡管這種趨勢在幾十年前隨著 TSV 和倒裝芯片封裝的突破而開始，但多小芯片封裝正開始從高端應用轉向更主流的應用。
在臺積電、三星和英特爾繼續追求 3nm、2nm 和 1.x nm 技術節點的同時，主流晶圓廠和裝配線的晶體管和封裝級別將發生幾項技術轉變，并結合新的材料、工藝和數據分析以滿足所有路線圖。
UMC技術開發副總裁 Steven Hsu 表示：“對于未來需要高電壓和高溫的應用，我們需要超越硅，轉向寬帶隙設備，這些設備已經在電動汽車、工業和消費類應用中取得了進展。”
大量新材料正在研究中，其中一些已開始投入生產。董事兼高級市場分析師 Dan Tracy 表示：“看看一些領先的邏輯和內存制造商，我們預計在未來五年左右的時間里，新材料將進入大批量生產，例如用于互連的鉬。需要對前體進行研究以沉積釕，工具公司需要為這些新化學物質開發 CMP 和清潔工藝。”
Amkor高級SiP產品開發副總裁Curt Zwenger表示，由于數據服務器的功率預算，組裝和測試平臺的關鍵驅動因素是消費品和移動產品的射頻前端模塊、電動汽車的電源包和共封裝光學器件?！肮餐庋b的光學器件將光學引擎和 ASIC 開關之間的電氣接口長度減少到只有幾毫米。此外，這解決了節能需求，并減少了與從電信號中提取時鐘和數據相關的延遲。”
光刻單元及其支持的光刻膠軌道和計量工具基礎設施是晶圓廠的焦點。一旦晶圓被圖案化，它們就會進入下一步（沉積、蝕刻、離子注入等），但隨后返回光刻以對下一個掩模級進行圖案化，這個過程會重復，直到晶圓離開晶圓廠。
使用極紫外(EUV) 掃描儀進行圖案化才剛剛開始投入生產。Brewer Science產品服務多元化總監 Brian Wilbur 說：“光刻的成本變得更加昂貴了，因此每個人都必須變得更有創意，以及他們要好好想想如何定義和設計他們的產品?？蛻羰褂眠@些工具的時間有限，因此他們依賴于在 ASML 或 imec 進行的初步評估，而他們現在才開始使用EUV流程來確定故障模式在哪里，以及下一版本的材料應該是什么樣子?！?/span>
關鍵故障模式之一是隨機缺陷?！叭藗兘洺Ｕ務摰碾S機指標正變得越來越成為產量驅動因素，因此必須在按層、按客戶或兩者的過程目標方面做好其他一切。對于客戶和供應商而言，流程集成都更具挑戰性，因為要擁有一種實際上可以在該特定層提供絕對最佳結果的產品?！?/span>
Fractilia 最近推出了一種與CD-SEM一起運行的工具，以幫助量化和控制大批量生產中的隨機性。“據我們了解，隨機變化是 3 和 2 納米節點產量損失的主要原因，”Fractilia 的首席技術官 Chris Mack 說。隨機變化表現為特征粗糙度、局部 CD 錯誤、全局 CD 錯誤（跨晶圓）或覆蓋錯誤。該工具提供對這些變化的實時檢測，以向圖案化過程提供反饋。
像 Brewer Science 這樣的供應商正在預先執行更多的表征工作，以實現越來越多的解決方案，但他們也參與了 imec 的開發，以評估不同的材料組合和工藝場景。“通過 imec 獲得 EUV 至關重要，因為客戶必須同時采用多種方法解決一些難題，因為他們不一定確定最終的最佳解決方案是什么，”Wilbur 補充道。
在談到擴展 193 納米光刻工藝時，Wilbur 指出了業界對 CVD 硬掩模的使用，這需要一個底層，一旦圖案被蝕刻，就可以通過濕法清洗輕松去除?！皩τ?CVD 硬掩?；蚨嘀貓D案化方案，客戶需要一種材料能夠承受多次光刻和蝕刻工藝，”Wilbur 說。
一旦 EUV 功能啟動并運行，它將采用雙重圖案化和四重圖案化方法，以將特征分辨率進一步擴展到 20nm 以下。之后是高 NA EUV，在 2025 年到 2027 年的某個時間段內，數值孔徑從 0.33 躍升至 0.55。
“高 NA EUV 使用 8X x 4X 放大掩模。這意味著你需要兩個高 NA 掩模來暴露一層。掩模上的正方形在晶圓上會變成 1:2 長寬比的矩形?！?D2S的首席執行官 Aki Fujimura 解釋說。
制造方法和技術的持續進步對于實現和進一步擴展下一代環柵 (GAA) 晶體管、DRAM 架構和如今包含 200 多個層的 3D NAND 器件至關重要。
雖然邏輯推動了最先進的晶體管結構，但3D NAND是許多蝕刻和填充工藝的技術驅動力?！霸谶@些蝕刻應用中可以發現半導體行業中一些最深刻的挑戰，而縮放意味著它們將變得更加困難。在生產中，這意味著將特征蝕刻到數微米的深度，同時在數十億個這些特征上完美匹配晶圓上的結果，”Lam 的 Finch 說?！瓣P鍵的蝕刻能力需要先進的均勻性和蝕刻輪廓控制，這由公司的數據智能平臺管理。蝕刻機可以自適應以最大限度地減少工藝變化并最大限度地提高晶圓產量。
雖然這是一個進化步驟，但它并非微不足道?！拔覀兛梢岳^續在與用于 finFET 的工藝流程非常相似的工藝流程中使用自對準源極/漏極和柵極觸點，盡管硬掩模和覆蓋層可能需要變得更加堅固以適應額外的蝕刻需要內墊片和其他工藝，” Clark說?！凹{米片結構還需要一些新的工藝模塊，包括通道釋放、內部間隔蝕刻和形成、底部隔離，以及更具挑戰性的源/漏和通道選擇性外延生長?！?/span>
但這些改進并不是全部。與所有技術轉型一樣，縮放方面使過程工程師的工作變得更加困難?！拔覀冞€需要縮放接觸柵極間距，因此將面臨將柵極堆疊安裝在 RMG（替代金屬柵極）結構中并獲得多種功函數的挑戰。目前的研究包括使用偶極子層代替功函數金屬，或在功函數金屬之外使用偶極子層，以便將柵極堆疊安裝到 RMG 納米片體積中，”Clark 說。
一旦形成晶體管結構，以低電阻為重點的接觸金屬必須連接到較小的源極和漏極表面。“需要控制源極和漏極硅化物的體積，同時降低肖特基勢壘高度，以進一步降低接觸電阻，”他說。
下一步在技術上仍然是一個環柵器件，稱為forksheet FET，因為 N 和 P 片之間有一個介電壁，看起來像突出的叉子。根據 Clark 的說法，介電壁需要致密，因為它將用于自對準并充當硬掩模。“該層帶來了許多挑戰，因為它需要無空隙，并且需要經得起圖案化所需的蝕刻、CMP 等。選擇性沉積可以在未來提供一些巨大的優勢，無論是在實現更多自下而上的自對準方法方面，還是通過使功能層僅在需要的地方沉積從而節省體積。”
在 forksheet 晶體管之后，行業將過渡到CFET，此時 n 和 pFET 一個堆疊在另一個之上。一些領先的芯片制造商已經開始研究這些結構。
雖然摩爾定律的擴展仍然具有相關性和必要性，但它只是整個行業范圍內大規模創新的一部分，這種創新正在通過制造進入芯片設計的各個方面，甚至滲透進了該領域。芯片變得越來越必要、越來越多樣化、越來越可靠。
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